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tcl脚本循环 有哪些芯片流片失败的故事?

11/28 02:07:47

tcl脚本循环 有哪些芯片流片失败的故事?

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流片经验比较丰富,有很多的故事想和大家分享。

先花点笔墨介绍一下什么是physical verfication, 物理验证是流片之前的最后一道检查,非常重要,一旦发生重大错误,基本成砖。

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主要检测项目如下,及其危害:

DRC (design rule check) : 生产的工艺检查,miss轻一点影响良率,严重了大量的费片。

ANT(天线效应检查): miss影响良率。

ERC: miss了,会影响ESD,漏电等问题,如有个答案提到的VDD打到衬底上了,就是这个rule没看仔细。

Power Analyze: miss了,芯片在高频工作下不稳定。

EM: miss了,影响芯片的使用寿命。

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LVS: 这个是最容易出问题的,有见过LVS报告是CORRECT, 但是芯片依然fail的。

PERC:用来检查ESD等回路的完整性。

tapeout script:自己写的一系列脚本,用来弥补当前physical verfication检查的不足。

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故事1:

这个错误在国内和国外前三的公司都发生过。芯片physical verification 通过,回来测试发现一个管脚测试始终是开路,检查封装没有问题,LVS 没有问题。

最后发现原因,LVS的时候使用的PORT TEXT LAYER使用的是METAL7,而没有使用PAD openning的层次,当PAD openning和METAL7断开的时候,没有检查出来。

先来介绍一下什么是PAD,PAD是连接芯片内部和芯片封装的接口。举个简单的例子,芯片内部的信号如1.2v信号,进入PAD进行1.2V~3.3V的转换,然后进入PAD opening,然后通过bonding的金线连到封装上,最终到达我们可以看到的芯片可以在PCB上焊接的管脚。

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pad cell

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pad opening

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pad+opening

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bonding

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芯片PCB

实际设计中,广义PAD,实际有两个部分组成,一个是PAD CELL,一个是BOND CELL。其中BOND CELL有很多的类型和大小(PAD OPENING),不把这两者设计成一个,是为了适应更多的封装,设计者可以根据不同的封装调整bond cell的尺寸,而不用更改整个PAD。

当我选好BOUND CELL(包含PAD OPENING, PVIA, METAL7),把它放到PAD CELL(包含Metal7)上面,工作的时候信号就会从封装到PAD OPENING -> PVIA -> METAL7进入芯片内部。所以有些芯片设计者会思维定势到LVS的PORT TEXT LAYER打到M7层和PAD opening层次是一样的,然而在我们的项目当中,刚巧,bond cell当中少了从PAD OPENING到METLAL7的PVIA(连接孔),而产生了真正的OPEN没有抓到,导致了悲剧的发生,都是快上亿的芯片,耽误了芯片上市的时间。

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有很多的朋友问,保证芯片流片成功的关键是什么?是不是需要很有经验的工程师?是不是需要很先进的检查工具?

个人感觉有两点:

1)要有一套长时间积累的完备的check list,任何一个细节都不能放过。我自己多年经验总结的check-list就有300多条,希望以后大家可以在自己的流片种多多总结。

2)流片前做到心中无问号,例如,就在刚刚截图的时候,发现PAD openning的位置和我预想的不一样,立即打开流片数据,分析检查了一遍,这是做为PV工作者应该具备的素质。

另外,记得之前看一个节目,一个航空爱好者自己造了一架飞机,联系了很多试航员,没人敢飞,最后只有他自己试飞,并且成功了,主持人问他,你在飞之前怎么想的。他就说,我在飞之前千万次的问自己,还有没有问号,还有没有不确定的问题,当所有的问号消失以后,我觉得我可以开始飞了。

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不知道大家在我的描述中学到东西没有?失败原因千千万, 都是课本上学不到的,这里还有很多精彩的故事tcl脚本循环,积赞到100,更新下一个故事

2017.12.07,更新的第二个流片故事:JDV(job deck view)差点沦为流片失败的背锅侠。每次听闻芯片回来了,总有那么几天,心里默念老板千万不要来找我,一找,八成是出事了。

一日,测试工程师发来邮件,芯片回来无功能,有些PAD之间弱连接,望个个部门自查。老板一看,都别干了,关门,开会,review。大家拿出来流片数据看啊,看啊,看了一天,没问题啊。忽然,测试发来邮件,问题找到了,poly制作mask的时候方向搞错了,本来应该竖向的,搞成横向的。老板,大叫一声,TMD的JDV怎看的?我看的,心里咯噔一下,完了,背锅侠出现了。

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JDV可能大家不太熟悉,解释一下。JDV是job deck view的缩写,是流片之前的最后一次review,你看到的图形和你流片的GDS有很大的出入。这是因为在光刻的时候有很多因素会影响你实际刻出来的图形,所以光刻板也进行了很多相应的调整,简单来说,比如说M1,你这里看到的图像是M1与contact,via1等相邻层次的运算结果,而不是GDS的原始结果。

一般个人理解(水平有限,还请高手赐教),由于层次非常多,不可能一个一个看,个人倾向于检查以下事项。

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1)由于我们在流片前可能会上传多版数据,fab也有可能搞错,我会对比最后一版上传结果的修改是否在光刻板里面有反应。

2)检查logo cell是否正确。

3)检查rom code是否正确。

4)检查所有的metal层和via层是否都在

等等...

但是,不会去看poly是不是方向正确啊,感觉老板要请喝咖啡了。

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还好tcl脚本循环,最后确定,他们给的JDV数据也是对的,只是最后生产的时候错了。这也是台湾前三大的fab,这也不太靠谱啊,感觉我胸前的红领巾更加鲜艳了,哈哈哈。

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总结错误:poly 本来应该竖向的,搞成横向的,造成PAD之间 poly short。后来... 咱job deck view 还是看看poly吧。

每次听闻芯片回来了,总有那么几天,老板千万不要来找我,一找,八成是出事了。

深深的理解一句话,no news is good news,心里苦啊。

不知道大家学到一些教训了没,集赞到180更新新的故事哦。

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